1. Introduction 学习路线：Design Abstraction->Design Automation(EDA)->Design Re-use(IP); General Design Approach Divide and conquer 分解问题 数学建模 合理使用工具链 验证测试 再思考（回到开头） 设计的抽象化 系统级（system level） 寄存器传递层级（RTL，register transfer level）->Verilog/SpinalHDL 门级（gate level） 三极管层级（transistor level） 布局（layout level） 掩膜（mask level） 或者在VLSI的实际设计过程中，分为以下级别： 应用级 算法级 编程语言层 操作系统/虚拟机层 指令集结构层 微架构层 RTL 电路 元件（三极管） 物理定律 EDAs in VLSI RTL Verilog Synthesis Cadence Genus Place and route Candence Innovus Sta ...

References Vitis AI手把手教你如何部署自己的模型：Developing a Model, Vitis AI Vitis AI Manual - Compiling the model Introduction about NAS NAS （Network Attached Storage：网络附属存储）按字面简单说就是连接在网络上，具备资料存储功能的装置，因此也称为“网络存储器”。它是一种专用数据存储服务器。它以数据为中心，将存储设备与服务器彻底分离，集中管理数据，从而释放带宽、提高性能、降低总拥有成本、保护投资。其成本远远低于使用服务器存储，而效率却远远高于后者。 这次要聊的NAS概念，算是比较新兴，全称Neural Architecture Search，神经架构搜索。作为自动化机器学习（AutoML）的一个部分，NAS旨在让设计特定任务的神经网络架构变得更加自动化，更加地智能。 机器学习这一个强大的数据处理流水线上，不管是何种算法，绝大部分都贯穿着 💾数据清洗(data cleaning) ⚒️特征加工与选择(feature engineerin ...

参考文献 Slides

EMS-YOLO的工程结构 12345678910111213141516171819202122232425262728293031323334353637383940414243444546474849505152535455565758EMS-YOLO├─ .ipynb_checkpoints├─ LICENSE├─ README.md├─ __pycache__├─ data├─ detect.py├─ environment.yml├─ export.py├─ firerate10_5.npy├─ g1-resnet├─ hubconf.py├─ models # 网络模型文件│ ├─ __init__.py│ ├─ common.py│ ├─ common_origin.py│ ├─ experimental.py│ ├─ res10-ee.yaml│ ├─ res18-ee.yaml│ ├─ res18-eebk.yaml│ ├─ res18-sew.yaml│ ├─ resnet10.yaml│ ├─ resnet18.y ...

Reference [1] H. Cho, T. Kim, Y. Jeong, and K.-J. Yoon, “TTA-EVF: Test-Time Adaptation for Event-based Video Frame Interpolation via Reliable Pixel and Sample Estimation,” in Proceedings of the IEEE/CVF Conference on Computer Vision and Pattern Recognition (CVPR), 2024, pp. 25701–25711. [2] J. Dong, K. Ota, and M. Dong, “Video Frame Interpolation: A Comprehensive Survey,” ACM Trans. Multimedia Comput. Commun. Appl., vol. 19, no. 2s, May 2023, doi: 10.1145/3556544. [3] O. S. Kılıç, A. Akman, a ...

参考文献 (带标注，仅供参考) 方法 1. Hidden neuron的稀疏化 一个通用的表示图像恢复任务的神经网络表示为如下: （为什么如此建模作者在Related Works中有描述） Y=W2∗F(W1∗X)\mathbf{Y} = \mathbf{W_2} * \mathcal{F}(\mathbf{W_1} * \mathbf{X}) Y=W2​∗F(W1​∗X) Notes Description Connections w.r.t image restoration tasks X\mathbf{X}X 输入图片 以图像超分为例，代表输入的低分辨率图片 Y\mathbf{Y}Y 输出图片 以图像超分为例，代表输出的高分辨率图片 F(⋅)\mathcal{F}(\cdot)F(⋅) 神经网络中的非线性激活函数 一种稀疏表示的方式，但文章中认为不是很高效 W1\mathbf{W_1}W1​ 卷积核1 线性投射到高维空间的基矩阵（或者说是投射的token，作为基底来表示用token线性组合，即图片本身） W2\mathb ...

00. 学习在PL端使用OV7725摄像头 拿到摄像头，我们先来研究它的引脚： 输入端口： Port Function XCLK 系统时钟输入 FSIN 帧同步信号输入 RSTB 系统reset信号输入，低电平有效 PWDN 关机模式选择 SCL SCCB协议时钟输入(类似IIC) SDA SCCB协议数据输入(类似IIC) 输出端口： Port Function HREF 行同步信号输出 PCLK 像素时钟输出 VSYNC 垂直同步信号输出 D[9:0] 10-bit RGB数据 Step 1. 读出OV7725的RGB数据并拼成一帧图像 假设摄像头正常工作，自身产生的24MHz的PCLK作为输出给到读取数据的模块中。一系列像素同步信号（VSYNC，HREF）和本身的RGB像素信息也同样传给模块中。作为时序控制电路应有RST_n信号。所以该Verilog模块的输入输出端口就很清晰了（如下图） Ports Port name Direction Type sys_rst_n input wire ...

如何生成有一定可解释性的Attention Map 参考Github Repo: jeonsworld/ViT-pytorch 我们先试着跑一跑仓库里的train.py，本人写了一个脚本方便快速运行，作者也提供了预训练权重(.npz)。这里以ViT-B-16的模型为例： 12345678910111213141516171819202122python train.py \ --dataset cifar10 \ --model_type ViT-B_16 \ --pretrained_dir "checkpoint/imagenet21k+imagenet2012_ViT-B_16.npz" \ --output_dir "./outputs" \ --img_size 224 \ --train_batch_size 256 \ --eval_batch_size 4 \ --name "exp_1" \ --eval_every 100 \ --learning ...